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Round-robin pour FPGA

dimanche 22 novembre 2009, par Steve

Introduction

La description qui suit permet de partager une ressource entre plusieurs processus dans une FPGA. Elle est basÃ©e sur deux dÃ©caleurs Ã barillet et une pseudo-bascule RSC par processus.

La description

La description est paramÃ©trable en nombre d’entrÃ©es donc de processus.

Le premier dÃ©caleur permet la rÃ©organisation des candidats Ã l’accÃ¨s de la ressource partagÃ©e en fonction du prÃ©cÃ©dent Ã©lu. DÃ¨s que le prÃ©cÃ©dent Ã©lu libÃ¨re la ressource, elle sera affectÃ©e au prochain candidat. Cela permet d’Ã©viter une appropriation par un seul des candidats.

Le second dÃ©caleur effectue l’opÃ©ration inverse du premier afin que chaque allocation soit Ã associer Ã la bonne requÃªte.

La bascule RSC mÃ©morise le processus Ã©lu. Lorsque le processus n’a plus besoin d’accÃ©der Ã la ressource, il remet la cellule RSC Ã zÃ©ro afin de permettre Ã un autre processus d’avoir l’accÃ¨s Ã la ressource.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity round_robin is
  generic ( width : integer := 4);
  port ( clr   : in  std_logic;
         clk   : in  std_logic;
         req   : in  std_logic_vector(width - 1 downto 0);
         ack   : in  std_logic_vector(width - 1 downto 0);
         grant : out std_logic_vector(width - 1 downto 0));
end round_robin;

architecture Behavioral of round_robin is

signal choice           : std_logic_vector(req'range);
signal mask             : std_logic_vector(req'range);
signal decision         : std_logic_vector(req'range);
signal internal         : std_logic_vector(req'range);
constant zero           : std_logic_vector(req'range) := (others => '0');
signal entrance         : std_logic_vector(req'range);
signal elected          : std_logic_vector(req'range);
signal req_doubled      : std_logic_vector(2 * width - 2 downto 0);
signal decision_doubled : std_logic_vector(2 * width - 1 downto 1);

begin
  req_doubled <= req(width - 2 downto 0) & req;
  choice <= entrance - 1;
  mask <= not(entrance);
  decision <= choice or mask;
  decision_doubled <= decision & decision(width - 1 downto 1);

  process (clr, clk)
  begin
    if (clr = '1') then
      internal <= (others => '0');
    elsif (rising_edge(clk)) then
      if (internal = zero) then
        internal <= not(elected);
      elsif (internal = ack) then
        internal <= not(elected);
      end if;
    end if;
  end process;

  process (internal, req_doubled)
    variable temp : std_logic_vector(req'range);
  begin
    temp := req_doubled(width - 1 downto 0);
    for index in internal'range loop
      if (internal(index) = '1') then
        temp := req_doubled(width + index - 1 downto index);
      end if;
    end loop;
    entrance <= temp;
  end process;

  process (internal, decision_doubled)
    variable temp : std_logic_vector(req'range);
  begin
    temp := decision_doubled(2 * width - 1 downto width);
    for index in internal'range loop
      if (internal(index) = '1') then
        temp := decision_doubled(2 * width - index - 1 downto width - index);
      end if;
    end loop;
    elected <= temp;
  end process;

  grant <= internal;
end Behavioral;

Remarque

L’ordonnanceur tel qu’il est dÃ©crit permet d’effectuer une dÃ©cision par coup d’horloge. Par exemple, un processus est prÃªt Ã rendre la main, au prochain coup d’horloge un autre processus est autorisÃ© Ã accÃ©der Ã la ressource.

Conclusion

Nombre d’entrÃ©es	Outil de synthÃ¨se	Cible	PÃ©riode minimum	Niveau logique
4	ISE 11.3	XC3S400-5PQ208	6,213 ns	4
8	ISE 11.3	XC3S400-5PQ208	9,887 ns	7
4	Quartus 9.0sp2	EP3C40Q240C8	5,017 ns	?
8	Quartus 9.0sp2	EP3C40Q240C8	9,943 ns	?
4	Quartus 9.0sp2	EP3C16Q240C8	4,796 ns	?
8	Quartus 9.0sp2	EP3C16Q240C8	11,011 ns	?

Attention : Ces rÃ©sultats ne sont donnÃ©s qu’Ã titre indicatif. En effet, il n’y a pas de contraintes sur l’affectation des broches.

Round-robin pour FPGA

Introduction

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Remarque

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