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Round-robin pour FPGA

dimanche 22 novembre 2009, par Steve

Introduction

La description qui suit permet de partager une ressource entre plusieurs processus dans une FPGA. Elle est basée sur deux décaleurs à barillet et une pseudo-bascule RSC par processus.

La description

La description est paramétrable en nombre d’entrées donc de processus.

Le premier décaleur permet la réorganisation des candidats à l’accès de la ressource partagée en fonction du précédent élu. Dès que le précédent élu libère la ressource, elle sera affectée au prochain candidat. Cela permet d’éviter une appropriation par un seul des candidats.

Le second décaleur effectue l’opération inverse du premier afin que chaque allocation soit à associer à la bonne requête.

La bascule RSC mémorise le processus élu. Lorsque le processus n’a plus besoin d’accéder à la ressource, il remet la cellule RSC à zéro afin de permettre à un autre processus d’avoir l’accès à la ressource.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity round_robin is
  generic ( width : integer := 4);
  port ( clr   : in  std_logic;
         clk   : in  std_logic;
         req   : in  std_logic_vector(width - 1 downto 0);
         ack   : in  std_logic_vector(width - 1 downto 0);
         grant : out std_logic_vector(width - 1 downto 0));
end round_robin;

architecture Behavioral of round_robin is

signal choice           : std_logic_vector(req'range);
signal mask             : std_logic_vector(req'range);
signal decision         : std_logic_vector(req'range);
signal internal         : std_logic_vector(req'range);
constant zero           : std_logic_vector(req'range) := (others => '0');
signal entrance         : std_logic_vector(req'range);
signal elected          : std_logic_vector(req'range);
signal req_doubled      : std_logic_vector(2 * width - 2 downto 0);
signal decision_doubled : std_logic_vector(2 * width - 1 downto 1);

begin
  req_doubled <= req(width - 2 downto 0) & req;
  choice <= entrance - 1;
  mask <= not(entrance);
  decision <= choice or mask;
  decision_doubled <= decision & decision(width - 1 downto 1);

  process (clr, clk)
  begin
    if (clr = '1') then
      internal <= (others => '0');
    elsif (rising_edge(clk)) then
      if (internal = zero) then
        internal <= not(elected);
      elsif (internal = ack) then
        internal <= not(elected);
      end if;
    end if;
  end process;

  process (internal, req_doubled)
    variable temp : std_logic_vector(req'range);
  begin
    temp := req_doubled(width - 1 downto 0);
    for index in internal'range loop
      if (internal(index) = '1') then
        temp := req_doubled(width + index - 1 downto index);
      end if;
    end loop;
    entrance <= temp;
  end process;

  process (internal, decision_doubled)
    variable temp : std_logic_vector(req'range);
  begin
    temp := decision_doubled(2 * width - 1 downto width);
    for index in internal'range loop
      if (internal(index) = '1') then
        temp := decision_doubled(2 * width - index - 1 downto width - index);
      end if;
    end loop;
    elected <= temp;
  end process;

  grant <= internal;
end Behavioral;

Remarque

L’ordonnanceur tel qu’il est décrit permet d’effectuer une décision par coup d’horloge. Par exemple, un processus est prêt à rendre la main, au prochain coup d’horloge un autre processus est autorisé à accéder à la ressource.

Conclusion

J’ai synthétisé la description sous plusieurs outils et pour plusieurs cibles.

Nombre d’entrées	Outil de synthèse	Cible	Période minimum	Niveau logique
4	ISE 11.3	XC3S400-5PQ208	6,213 ns	4
8	ISE 11.3	XC3S400-5PQ208	9,887 ns	7
4	Quartus 9.0sp2	EP3C40Q240C8	5,017 ns	?
8	Quartus 9.0sp2	EP3C40Q240C8	9,943 ns	?
4	Quartus 9.0sp2	EP3C16Q240C8	4,796 ns	?
8	Quartus 9.0sp2	EP3C16Q240C8	11,011 ns	?

Attention : Ces résultats ne sont donnés qu’à titre indicatif. En effet, il n’y a pas de contraintes sur l’affectation des broches.

Round-robin pour FPGA

Introduction

La description

Remarque

Conclusion

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